當(dāng)集成電路進(jìn)入深亞微米尺度時(shí)，可靠性問題日益突出。隨著器件使用時(shí)間的延長，這些可靠性問題將導(dǎo)致器件閾值電壓和驅(qū)動(dòng)電流漂移，使器件性能退化，影響器件壽命。

可靠性認(rèn)證通常在生產(chǎn)線試流片后進(jìn)行。版圖設(shè)計(jì)者根據(jù)工藝要求設(shè)計(jì)出一整套可靠性測試結(jié)構(gòu)，采用相應(yīng)的工藝流片后進(jìn)行測試，對測試結(jié)果的分析可套用業(yè)界通用的可靠性經(jīng)驗(yàn)?zāi)Ｐ?，推算相?yīng)壽命?？煽啃詼y試是一項(xiàng)很耗時(shí)的工作，例如金屬線的電遷移測試至少需要 500 小時(shí)，而產(chǎn)品的高溫運(yùn)行壽命測試（HTOL）則需要 1 000 小時(shí)。如果出現(xiàn)失效，需要重復(fù)優(yōu)化工藝，則耗費(fèi)的時(shí)間將無法計(jì)算，這無疑增加了研發(fā)成本，延緩了產(chǎn)品的問世時(shí)間（Time-To-Market）。如果可以在初始電路設(shè)計(jì)階段就將可靠性問題考慮進(jìn)去，則可使之處于可控之中，避免出現(xiàn)反復(fù)改進(jìn)甚至迷失方向的困境。越來越多的研發(fā)人員提出可靠性設(shè)計(jì)（Design-For-Reliability）的理念，即設(shè)計(jì)高可靠性電路。然而，在設(shè)計(jì)時(shí)考慮電路的可靠性，需要對可靠性失效過程進(jìn)行建模，并采用該模型進(jìn)行器件或電路模擬，再以實(shí)際測試的數(shù)據(jù)進(jìn)行修正，最終得到一個(gè)能模擬器件或電路實(shí)際劣化（Degradation）的精確模型。

本文就集成電路制造中關(guān)注的幾個(gè)可靠性問題，重點(diǎn)介紹其物理失效機(jī)理。

可靠性問題及其模型

目前關(guān)注的可靠性問題可分為以下幾類：柵介質(zhì)膜中的可靠性問題，主要有經(jīng)時(shí)擊穿特性 TDDB（Time-Dependent Dielectric Breakdown）；前道工藝晶體管的可靠性問題，主要有熱載流子注入 HCI（hot Carrier Injection）、負(fù)偏壓溫度失穩(wěn)性 NBTI（Negative Bias Temperature Instability）；以及后道工藝的可靠性問題，主要有電遷移 EM（Electro-Migration）和應(yīng)力遷移SM（Stress-Migration）。

 1 TDDB物理機(jī)理

柵氧可靠性問題在集成電路行業(yè)初期就已經(jīng)是個(gè)重要的問題，隨著器件尺寸的減小，柵介質(zhì)層隨之減薄。在過去幾年中，氧化膜厚度已經(jīng)接近幾個(gè)納米，因此氧化膜中的任何缺陷、雜質(zhì)或界面態(tài)對柵氧來說都有重大的影響。此外，柵氧的失效過程是個(gè)積累過程，氧化膜中的缺陷容易俘獲電子，隨著時(shí)間的延長，電子積累到一定程度將形成通路，致使氧化膜擊穿，導(dǎo)致器件失效。

隨著器件尺寸的進(jìn)一步縮小，高介電常數(shù)介質(zhì)（high k）作為柵氧的替代材料成為必然趨勢。然而 k 值越高，介質(zhì)擊穿電場 Ebd 越低，根據(jù)Joe等人的解釋，由于 high k 材料中存在局部高電場，導(dǎo)致極化分子鍵的扭曲甚至斷裂，降低了介質(zhì)層的擊穿強(qiáng)度。Joe 等人還發(fā)現(xiàn)，在同樣的厚度下，high k 材料比 SiO2 具有更小的 β 值，也就是說high k 材料具有更大的離散度，這是由于缺陷/陷阱的單位尺寸隨 k 值的升高而增大。Kenji等人研究了 high k 材料的漏電流逐步升高現(xiàn)象的原因，認(rèn)為在介質(zhì)層中的軟擊穿不同時(shí)間在多個(gè)位置發(fā)生，提出了多重軟擊穿機(jī)制，high k 材料的可靠性問題還需要進(jìn)一步進(jìn)行深入研究。

2 晶體管可靠性

晶體管可靠性中最受關(guān)注的問題是HCI 和 NBTI，其中 HCI 效應(yīng)通常發(fā)生在短溝道 NMOSFET 器件中，尤其在溝道橫向電場較大的情況下較為嚴(yán)重。而 NBTI 效應(yīng)是發(fā)生在 PMOSFET 器件中，但無論器件溝道長短均會(huì)產(chǎn)生，并且隨著柵介質(zhì)膜減薄變得愈加嚴(yán)重。另外，除了隨時(shí)間延長器件性能退化，在芯片測試的高溫老化過程中也會(huì)發(fā)生 NBTI 效應(yīng)，因此，NBTI 已不僅影響器件的壽命，同時(shí)還影響了成品率，直接關(guān)系到制造商的經(jīng)濟(jì)效益。

物理機(jī)理

HCI 導(dǎo)致 MOSFET 性能隨時(shí)間退化是個(gè)重要的可靠性問題。所謂熱載流子即高能載流子，在溝道橫向電場作用下靠近漏極的載流子被加速，與晶格碰撞后產(chǎn)生電子-空穴對。一部分能量較低的電子經(jīng)漏極流出，另一部分能量較高的電子則跨過 Si/SiO2 界面勢壘進(jìn)入 SiO2 介質(zhì)層，從而形成一個(gè)小的柵極電流Ig；而空穴則由襯底電極引出，形成一個(gè)襯底電流Isub。襯底電流的大小是 HCI 效應(yīng)強(qiáng)弱的標(biāo)志量。溝道熱載流子與 Si/SiO2  界面的晶格碰撞會(huì)產(chǎn)生界面態(tài)，同時(shí)注入 SiO2 介質(zhì)層的電子會(huì)陷入其中形成陷阱電荷。陷阱電荷和界面態(tài)影響了溝道載流子遷移率和有效溝道電勢，使閾值電壓、驅(qū)動(dòng)電流和跨導(dǎo)產(chǎn)生漂移，器件性能退化。對于 NMOSFET 的 HCI 效應(yīng)的抗擊能力可用襯底電流的大小進(jìn)行評判，而對于 PMOSFET 的 HCI 效應(yīng)可用柵電流或襯底電流進(jìn)行監(jiān)測。

NBTI 通常產(chǎn)生于 PMOSFET 中，當(dāng)柵極加上負(fù)電壓，或器件處于一定的溫度下，NBTI 效應(yīng)就會(huì)產(chǎn)生。柵極加上負(fù)電壓后，空穴陷入Si/SiO2 界面陷阱中，形成一層界面態(tài)，并且成為氧化膜中的固定電荷，導(dǎo)致閾值電壓（Vt）和關(guān)態(tài)電流（Ioff）的上升，以及飽和電流（Idsat）和跨導(dǎo)（Gm）的下降。NBTI 效應(yīng)與器件溝道長短無關(guān)，但與柵氧化層厚度成反比，尤其對于超薄柵氧情況下， NBTI 效應(yīng)更加嚴(yán)重。

在短溝道器件中，情況更為復(fù)雜。T.Enda等人在研究 PMOS 的 HCI 過程中發(fā)現(xiàn)，在溝道中心位置發(fā)生的 HCI 物理機(jī)制與 NBTI 相似，可能由于熱空穴在溝道電場中被加速，產(chǎn)生了 NBTI 效應(yīng)。另外，工藝產(chǎn)生的應(yīng)力對短溝道器件的壽命有著重要的影響。J.R.Shih 等人和 Takaoki Sasaki 等人分別觀察到器件受側(cè)墻（spacer）和 SiN 薄膜應(yīng)力后HCI 和 NBTI 退化更為嚴(yán)重。

3 電遷移（EM）

后道金屬互連工藝的可靠性問題主要有 EM 和 SM 兩種。SM 是由于金屬材料與絕緣介質(zhì)的熱膨脹系數(shù)存在較大差異導(dǎo)致接觸面產(chǎn)生較強(qiáng)機(jī)械應(yīng)力，該應(yīng)力會(huì)致使金屬原子發(fā)生遷移從而在連線上產(chǎn)生裂紋或空洞，結(jié)果引起器件或電路性能退化甚至失效。 SM 是一種與環(huán)境溫度變化相關(guān)的退化行為，而并非電流/電壓加速退化所致，所以難以進(jìn)行可靠性建模與仿真，因此在此只討論 EM 問題。

物理機(jī)理

后道工藝集成中主要的可靠性問題是金屬的電遷移。在互連的系統(tǒng)中，金屬線和通孔受到電流中電子的碰撞，產(chǎn)生能量交換，使晶格離子獲得能量離開原來的位置，并在沿著電子運(yùn)動(dòng)方向漂移。由于金屬結(jié)構(gòu)中存在著缺陷或晶界交叉點(diǎn)，金屬原子空位容易在這些地方聚集，隨著時(shí)間的推移，空位容易成長為空洞，宏觀上可以看見金屬線條或通孔變得不連續(xù)，甚至斷裂，造成電流的阻斷。發(fā)生電遷移的地方電阻升高，在器件工作過程時(shí)造成局部過熱，從而使器件失效。隨著器件的等比例縮小，互連線的尺寸也相應(yīng)減小，因此增加了電流密度和功率密度，EM效應(yīng)更為嚴(yán)重。

當(dāng)傳統(tǒng)的 Al/SiO2 逐步被 Cu/low k 材料所代替時(shí)，芯片性能有了較大幅度提升，然而 Cu/low k 的 EM/SM 壽命卻下降，并且引發(fā)了新的可靠性失效機(jī)制：low k 材料具有很小的彈性模量和熱機(jī)械約束。因此相比于 SiO2，銅原子在 low k 材料中的反向擴(kuò)散（back-diffusion）能力更小，導(dǎo)致遷移的銅原子總量增加，使器件壽命下降。為改善銅互連中的 EM 問題，阻擋層起著重要的作用，S. Matsumoto 等人驗(yàn)證了選擇合適的阻擋層厚度對防止 EM 有著顯著的作用。

摘轉(zhuǎn)自集成電路應(yīng)用雜志，作者金鋒，知識產(chǎn)權(quán)歸原作者，內(nèi)容與題目有變動(dòng)，僅供學(xué)習(xí)交流，侵刪。